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来源：半导体产业纵横
6年研发，华为完成381款芯片量产落地。
在ISCAS 2026 ，华为何庭波发表题为“半导体新路径探索与实践”的主旨演讲 ，发表了指导半导体产业发展的新原则——韬（τ）定律，旨在破解摩尔定律面临的物理和经济困局 。
演讲报告详细内容将以“A Time Scaling Theory for Multi-Layer Electronic Systems ”为题发表在SCIENCE CHINA Information Sciences上 。
摘要
六十年来 ，摩尔定律的几何尺寸缩减推动着半导体产业不断发展。如今这套行业发展范式已然失效：单纯缩小芯片尺寸带来的技术红利日渐枯竭 ，单颗尖端芯片的设计成本突破十亿美元，先进制程下单个晶体管的成本也不再下降 。本文提出时间缩放准则（τ缩放）作为全新发展范式，不再以晶体管面积作为技术进步的核心衡量标准 ，转而将时间本身定为核心指标 。该准则以统一特征时间常数τ为优化目标 ，覆盖从晶体管开关动作到数据中心业务负载，跨度达12个数量级。
文中展示两项量产级技术实证案例：在移动端系统级芯片上 ，逻辑折叠技术将数字电路、模拟电路与存储电路分层排布于垂直堆叠的有源层 ，固定制程下晶体管密度阶段性提升55%，能效提升41%。在人工智能系统领域 ，融合存储语义统一总线架构 、封装近距高速光电互联接口与立体堆叠折叠技术的协同设计体系 ，预计到2035年可实现硬件集成度百倍以上增长 。从技术方法论层面而言，τ缩放是继登纳德缩放定律之后 ，首个能够贯穿整个计算架构 、建立统一优化目标的技术准则 。
引言
自20世纪60年代中期起 ，半导体产业始终以纳米尺寸衡量技术迭代水平。行业曾保持每18个月晶体管尺寸缩小、运行频率提升、单逻辑门成本下降的发展节奏 。摩尔定律既是客观产业规律，也构建起支撑整套计算体系发展的行业共识 。
现如今这一共识已不复存在。迈入7纳米及以下制程后 ，几何尺寸缩减无法再复刻过往的技术收益 。光刻工艺逼近图形制备物理极限 ，极紫外光刻设备折旧成本占据晶圆制造成本大头，单晶体管成本增长停滞甚至出现反弹 。对于无法获取顶尖光刻设备的企业，发展受限问题显现更早 ，产业承压也更为严峻。
产业核心发展命题由此发生转变 ，不再是探究晶体管还能做多小，而是明确优化对象与发展目标 。
过去六年 ，华为半导体团队基于手机SoC 、人工智能加速器 、系统互联架构及封装技术 ，开展全芯片级技术研究 。研究得出结论：技术突破并非依赖全新制程节点或晶体管架构，而是要重构核心优化方向。本文认为 ，未来十年电子系统的演进 ，将告别几何尺寸缩放模式，迈入时间缩放新阶段 。从皮秒级晶体管开关响应 ，到秒级数据中心任务处理 ，计算体系各层级均围绕特征时间常数τ实现系统性缩减 。
本文结合2020年5月至2026年5月量产落地的381款芯片研发经验，从科学方法与产业路线两大维度 ，阐释τ缩放技术体系。
一、几何尺寸缩放时代落幕
半导体产业长期以来的核心任务 ，就是持续缩小晶体管体积。1965年戈登?摩尔提出晶体管密度约每两年翻倍的论断，十年后罗伯特?登纳德提出缩放理论，证实电压与尺寸等比例缩减可维持稳定电场强度 。
近五十年间 ，几何缩放结合登纳德缩放 ，让芯片单位功耗性能 、单位成本性能实现指数级提升 。
这一发展范式分两个阶段走向崩塌：2005年前后：登纳德缩放率先失效，电压不再随特征尺寸等比例下降 ，芯片暗硅时代开启；7纳米节点之后：依靠鳍式场效应晶体管（FinFET） 、环绕栅极（GAA）架构延续的几何缩放红利彻底见顶。核心成因已形成行业共识：速度饱和效应使本征延迟与沟道长度从二次相关
