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5月25日在上海举行的2026国际电路与系统研讨会（ISCAS）上 ，华为公司董事 、半导体业务部总裁何庭波发表题为《半导体新路径探索与实践》的主旨演讲，正式发布“韬（τ）定律”。
其核心主张是：以“时间缩微 ”替代“几何缩微 ”，通过逻辑折叠（LogicFolding）等技术构建器件、电路 、芯片 、系统四层级协同优化体系 。
目标是：到2031年 ，基于该定律的高端芯片晶体管密度达到等效1.4纳米制程水平 。据悉 ，华为过去六年已基于该技术路径量产381款芯片。今年秋季，华为将发布完整搭载逻辑折叠技术的新一代麒麟手机芯片 。
一石激起千层浪 。
多位受访的行业人士对上海证券报记者表示 ，“韬定律”构建了贯穿器件、电路、芯片到系统层面的多层级协同优化体系。初步看 ，这将强化体系化的能力，而不单是芯片的能力。
“韬定律”到底是什么 ，将如何影响现有的半导体产业格局？让我们来听一听原商汤智能产业研究院创始院长 、快思慢想研究院院长田丰 ，上海财经大学特聘教授 、专事智能科技产业和智能经济研究的胡延平的解读 。
上海证券报：您怎么理解“韬定律 ”，它在哪些领域实现了新突破？
田丰：华为经过六年量产验证重新定义了半导体性能演进坐标系——将优化目标从晶体管物理尺寸切换至信号传播时间常数τ ，并跑通了从理论到381款量产芯片的完整闭环 。由此来看 ，“韬定律 ”具有以下亮点：
第一，优化变量的替换 ，本质是工程范式转移。
传统摩尔定律的优化变量是几何尺寸L（晶体管栅极长度） 。缩小L ，晶体管开关速度提升，单位面积密度提高，功耗下降——这是一个单变量驱动多收益的“黄金方程” ，在5纳米以上节点成立 。
“韬定律 ”将优化变量切换为时间常数τ（RC延迟 ，即电阻×电容的乘积）。这个替换的工程意义在于：影响τ的变量远多于几何尺寸，包括互连线电阻、寄生电容 、布线拓扑 、逻辑折叠层数、系统互联协议等 。优化维度从一维扩展至多维 。
RC延迟是半导体物理的常见现象 ，英特尔 、台积电 、三星的先进封装路线同样在压缩互连RC延迟。“韬定律 ”的原创性 ，在于将这一物理目标系统化为一套覆盖器件到系统的四层级方法论，并以“定律”的形式公开对外发表 ，且有381款量产芯片的工程实践 。
第二 ，逻辑折叠的技术定位——是3D堆叠在逻辑芯片层面的工程落地，而非全新物理原理 。
“逻辑折叠 ”的核心操作是将传统平面布局的逻辑电路层从单层折叠为双层乃至多层 ，缩短关键路径的物理走线长度 ，降低信号传播的RC负载，实现晶体管等效密度提升。
这与半导体行业已有的技术方向并不陌生：台积电的SoIC、英特尔的Foveros 、三星的X-Cube都是在走3D堆叠路线 。CFET（互补场效应晶体管 ，将N型与P型晶体管垂直堆叠）是台积电A10节点计划引入的架构 ，也是“逻辑折叠 ”在器件层的极致形态 。
我认为，“韬定律”的独立贡献，在于将折叠思路从封装层下沉到电路布局层 ，并将其与器件优化 、全栈软硬协同、系统互联总线形成四层级协同 ，而非仅仅是封装工程。这是在不依赖最先进光刻制程的前提下，通过设计维度的复杂度换取性能密度的工程路径。在技术成熟度上 ，“逻辑折叠 ”已在麒麟芯片中完成首次完整商用 。
上海证券报：对半导体行业来说 ，“韬定律 ”会带来什么影响？
田丰：在国际GPU芯片产业现有格局下，这是中国半导体产业找到的一条充分发挥自身禀赋优势的替代演进路径 ，其最深远的影响 ，是将推动全球半导体竞争从单一制程节点赛道扩展为“制程+架构+系统协同”的多维竞?
